ij Cilj: Dobiti što više informacija o ponašanju digitalnih kola za što kraće vreme. Metod: - Detaljni talasni oblik signala prikazati samo na nivou logičkih stanja. - Simulirati ponašanje kola samo u trenucima u kojima postoji promena stanja nekog signala u kolu. - Simulirati samo deo kola koji je aktivan u tekućem trenutku analize. 7. 5. 22. 7. 5. 22. 2 Mogućnosti:. Verifikacija rada logičkog sistema kola; 2. Detekcija preopterećenih elemenata 3. Izveštaj o aktivnosti (elemenata, signala) 4. Provera test sekvence 5. Detekcija problema trke 6. Detekcija hazarda (aktivnosti više od jednog trostatičkog elementa vezanog za isti čvor i sl.) 7. Dijagnostika greške nastale usled defekata pri fabrikaciji. Aktivnosti neophodne za obavljanje LS:. Opis hardvera. Tip elementa; 2. Naziv elementa 3. Sprega među elementima 4. Podaci o kašnjenju 5. Ulazno/izlazni čvorovi 2. Opis pobude 3. Inicijalizacija, t= - 4. kontrola simulacije (vreme/uslov završetka simulacije) 5. Kontrola izlaza (šta se štampa) 7. 5. 22. 3 7. 5. 22. 4
Hijerarhijski nivoi LS:. Algoritamski Logička stanja - Detaljni talasni oblik signala prikazan samo na nivou logičkih stanja. 2. Funkcionalni (nivo ponašanja, RTL) 3. Logički 4. Prekidački (tranzistorski) 7. 5. 22. 5 7. 5. 22. 6 Logička stanja Skup vrednosti signala tipa std_logic vrednost značenje U neinicirani signal X jako nepoznato stanje jaka nula jaka jedinica Z visoka impedansa W slabo nepoznato stanje L slaba nula (Low) H slaba jedinica (High) - nebitno stanje (don t care) Logička stanja Promena stanja u nekom čvoru naziva se događaj ili prelaz Promena iz jednog stanja u isto stanje naziva se neutralni događaj ( na jednom ulazu ILI nalazi se, a stanje na drugom ulazu promeni se sa na ) 7. 5. 22. 7 7. 5. 22. 8
. Logička funkcija Logička stanja i uslov promene stanja 2. Kašnjenje Trenutak nastanka promene stanja na izlazu Nulto Jedinično Dodeljivo Rise/Fall 7. 5. 22. Precizno 9 Model nultog kašnjenja 7. 5. 22. Model jediničnog kašnjenja Model jediničnog kašnjenja 7. 5. 22. nulto jedinično kašnjenje j 7. 5. 22. 2
5 4 Model dodeljivog kašnjenja 2 Model R/F kašnjenja 7. 5. 22. 3 7. 5. 22. 4 Model R/F kašnjenja Primer invertora sa t R = 4ns i t F = ns. Model preciznog kašnjenja NI kolo t d =(3, 5) NE kolo t d =(, 2) NILI t d =(2, (, 4) Nedovoljna energija Signal visoke frekvencije 7. 5. 22. 5 7. 5. 22. 6
Zavisnost kašnjenja od C Modelovanje logičke funkcije u simulatoru na logičkom nivou I funkcija min ILI funkcija max 7. 5. 22. 7 7. 5. 22. 8 Modelovanje logičke funkcije u simulatoru na logičkom nivou ILI U U X Z W L H - U U U U U U U U X U X X X X X X Z W U X X X X U X X X X X X U X X X X X X L U X X X X H U - U X X X X X X 7. 5. 22. 9 Modelovanje logičke funkcije u simulatoru na logičkom nivou Modelovanje ov logičke č funkcije kod elemenata e e sa više šeulaza 7. 5. 22. 2
Modelovanje logičke funkcije u simulatoru na logičkom nivou Hazardi Statički hazard (istovremena promena signala na dva ulaza istog kola) Statički hazard (I kolo) Statički hazard (ILI kolo) Dinamički hazard Jedna promena signala na ulazu izazove višestruku promenu izlaznog signala (posledica različitog kašnjenja na višestrukim putevima od jednog ulaza do izlaza) 7. 5. 22. 2 Dinamički hazard 7. 5. 22. 22 Žičana logika Žičana logika Konflikti na magistrali nastaju ako je aktivno više od jednog trostatičkog elementa Konflikti aktivnosti dovode magistralu u isto aktivno stanje F=A i F2=A Konflikti stanja vode izlaz u suprotna stanja F=A i F2=A 7. 5. 22. 23 7. 5. 22. 24
Žičana logika Žičana logika Potencijalni konflikti nastaju ako je aktivno jedan izlaz aktivan a drugi potencijalno aktivan Potencijalni konflikti aktivnosti dovode magistralu u isto aktivno stanje F=A i F2=Z Potencijalni konflikti stanja vode izlaz u suprotna stanja F=A i F2=Z 7. 5. 22. 25 7. 5. 22. 26 Pull-up otpornik 7. 5. 22. 27 7. 5. 22. 28
? 7. 5. 22. 29 7. 5. 22. 3 7. 5. 22. 3 7. 5. 22. 32
Algoritam optimizacije Šta treba da znamo? Elementarno (za potpis) p Cilj logičke simulacije? Osnovna (za 6) I. Uvod: Šta smo naučili?. Metodi na kojima je zasnovana logička simulacija? 2. Mogućnosti logičke simulacije? LEDA - Laboratory for Electronic Design Automation 7. 5. 22. http://leda.elfak.ni.ac.yu/ 33 Algoritam optimizacije Šta treba da znamo? Ispitna pitanja a) Hijerarhijski nivoi logičke simulacije b) Logička stanja c) sa više ulaza d) Modeli kašnjenja e) Hazardi (statički i dinamički) f) (pojam i primer) LEDA - Laboratory for Electronic Design Automation 7. 5. 22. http://leda.elfak.ni.ac.yu/ 34 Algoritam optimizacije Sledećeg časa II Predstavljanje podataka u logičkom simulatoru Algoritam logičke simulacije Primer Литература: В. Литовски, Пројектовање електронских кола (стр. 247-259) 7. 5. 22. 35