Microsoft PowerPoint - 13 PIK (Mentor Graphic ASIC).ppt

Транскрипт

1 Projektovanje integrisanih kola Delimično projektovanje po narudžbini Sadržaj: Sadržaj: I. I. Uvod Uvod - sistem projektovanja II. II. CMOS Analiza Proces kola primenom računara III. III. Potpuno Optimizacija projektovanje el. kola po narudžbini IV. IV. Delimično Logička projektovanje simulacija po narudžbini Sadržaj: Primer projektovanja primenom alata Projektovanje zasnovano na standardnim ćelijama Sadržaj: 1. Koje alate sadrži 2. Koje stilove projektovanja podržava Specifikacija projekta Projektovanje arhitekture Funkcionalno projektovanje pre-lejaut simulacija 4 početak opis projekta 1 logička sinteza 2 l ogi čko projekt ovanje 3.1 Opšta pravila 3.2 Projektovanje na tranzistorskom nivou 3.3 Projektovanje zasnovano na standardnim ćelijama Logičko projektovanje Projektovanje elektronike Fizičko projektovanje Fabrikacija post-lejaut simulacija 9 ekstarkcija kola 8 razlaganje 3 plan površine 5 razmeštaj 6 povezivanje 7 čip blok logičke ćelije fiz i čko projekt ovanje 3 Pakovanje i testiranje kraj 4

2 Projektovanje zasnovano na primeni standardnih ćelija primenom Mentor Graphics paketa može da se obavi na više načina. Naše iskustvo odnosi se na projektovanje razloženo, najgrublje gledano, na dve celine 1. Logičko projektovanje Logičko projektovanje IC Station GDSII Calibre VHDL Model -> ModelSim Leonardo Spectrum DEF File Verilog Model, Fizičko projektovanje 5 6 Detaljnije posmatrano one mogu da se predstave kao: Logičko projektovanje 1. RTL sinteza Leonardo 2. Planiranje površine 3. Kompajliranje Fizičko projektovanje 4. Generisanje stabla takta 5. Optimizacija IC Station 6. Povezivanje 7. Ekstrakcija parametara 8. Post-Routing optimizacija 9. Provera fizičkih pravila Calibre 7 Calibre HDL Technologija Netlista HDL Simulacija Fizičko Projektovanje DRC/LVS? HDL Sinteza Funkcionalna Simulacija?? fabrikacija ne ne ne Design Architect IC Station Planiranje površine Razmeštaj Povezivanje 8

3 RTL Sinteza RTL Sinteza HDL Technologija HDL Simulacija? ne HDL Sinteza Design Architect Netlista Funkcionalna Simulacija 9 10 Poziv programa: leonardo 1. 1 Postavljanje okruženja Izabrati stil projektova nja: ASIC Ili FPGA 11 12

4 1. 1 Postavljanje okruženja 1. 1 Postavljanje okruženja učitavanje ALF i LEF fajlova iz ponuđenih biblioteka učitavanje T- temperature V- VDD Postavljanje okruženja 1. 2 Učitavanje fajla za sintezu Load Library Input Open File Read 15 16

5 1. 3 Učitavanje ograničavajućeg parametra 1. 3 Učitavanje ograničavajućeg parametra Constrains Tip: Frekvencija Perioda Kašnjenje Učitavanje ograničavajućeg parametra 1. 3 Učitavanje ograničavajućeg parametra Kašnjenje Apply od ulaznih portova do registara između registara od registara do izlaznih portova od ulaza do izlaza 19 20

6 1. 4 Optimizacija Optimize 1. 4 Optimizacija Kriterijum optimizacije može biti kašnjenje ili površina ili kombinacija Optimize For Optimizacija 1. 4 Optimizacija Projekat može Za optimizaciju da se optimizuje celog projekta sa automatskom na najvišem nivou Ili očuvanom ( Top-level ) hijerarhijom treba dodati ili bez nje I/O stopice flaten Hierarchy Add I/O Pads 23 24

7 1. 5 Kreiranje izveštaja posle optimizacije 1. 6 Kreiranje izlaznih fajlova definiše se ime izlaznog tekst fajla vezanog za rezultate sinteze. Potrebno je navesti ime fajla i pritisnuti report area. Output Kreiranje izlaznih fajlova 1. 6 Kreiranje izlaznih fajlova Definisanje i imenovanje Izlaznog fajla u Verilog formatu (koristiće se za razmeštaj i povezivanje standardnih ćelija iz biblioteke korišćene Definisanje i imenovanje Izlaznog fajla u VHDL formatu (koristiće se za simulaciju nakon sinteze tzv. Post-syntezis simulation) tehnologije) 27 28

8 1. 6 Kreiranje izlaznih fajlova Selektovanjem polja Write Zapisuju se željeni fajlovi Kreiranje izlaznih fajlova Zavisno od nivoa hijerarhije kolo može da se sintetizuje na nivou makroćelija ili tehnoloških ćelija. Rezultat sinteze može da se sagleda na nivou tehnoloških ćelija na nivou makroćelija kao put sa najvećim kašnjenjem 30 primer: primer: 31 32

9 primer: 1.7 Verifikacija Poziv programa: Design Architect da_ic Verifikacija 1.7 Verifikacija Importovanje Verilog net liste Importovanje Verilog net liste 35 36

10 1.7 Verifikacija ukazivanje na map fajl, koji sadrži podatke o ćelijama na hard disku u okviru direktorijuma gde je instaliran Mentor Graphics (space/mentor/adk3_0/ic/techology/). 1.7 Verifikacija Open Shematic Verifikacija 1.7 Verifikacija Priprema za generisanje lejauta - provera električne/logičke šeme Generisanje netliste za lejaut 39 40

11 1.7 Verifikacija 2.1 Generisanje makroćelije Izveštaj o generisanoj Alat: IC Station net listi za lejaut Poziv: ic Generisanje makroćelije Podaci o bibliotekama i tehnologiji smešteni su u direktorijumu space/mentor/adk3_0/technology/ic/process/ami Generisanje makroćelije Viewpoint podesiti na Schematic Driven Layout - SDL 43 44

12 2.1 Generisanje makroćelije 2.2 Planiranje površine čipa/ćelije Otvaranje ADK palete (Floor planning) Autofp Raspoređivanje standardnih ćelija 2.3 Povezivanje standardnih ćelija (AutoPlace) (AutoRoute) StdCel All 2.4 Definisanje portova Ports Routing Dialog Block Options 47 48

13 2.3 Povezivanje standardnih ćelija (Podešavanje opcija) Expert Options 2.3 Povezivanje standardnih ćelija (Podešavanje opcija) OCR Options Center Weighted Step Size= 0.5 L= 2*Lambda Povezivanje standardnih ćelija 2.3 Povezivanje standardnih ćelija Svi nivoi 51 52

14 2.4 Verifikacija lejauta 2.4 Verifikacija lejauta Provera povezanosti Overflow Layout Versus Schematic LVS Verifdp (LVS) Verifikacija lejauta LVS 2.4 Verifikacija lejauta LVS Naziv ćelije Source Name Setup LVS 55 56

15 2.4 Verifikacija lejauta LVS Kao rezultat LVS testa dobija se izveštaj o eventualnim greškama vezanim za layout, u vidu tekstualnog fajla. Primer: Kalendar Logičko projektovanje a) Opis VHDL Primer: Kalendar Primer: Kalendar Logičko projektovanje Logičko projektovanje b) Verifikacija c) Sinteza 59 60

16 Primer: Kalendar Primer: Kalendar Fizičko projektovanje Fizičko projektovanje d) Razmeštaj i povezivanje makroćelija e) Lejaut celog čipa Primer: Kalendar Primer: Kalendar Fizičko projektovanje Fizičko projektovanje e) Lejaut celog čipa e) jezgro čipa - core 63 64

17 Pitanja za proveru znanja: 1. Dijagram toka projektovanja ASIC zasnovanog na primeni standardnih ćelija. Osnovna Delimično projektovanje po narudžbini 1. Kojim se tipom simulatora verifikuje rad digitalnog kola projektovanog na bazi standardnih ćelija? 2. U kojim se formatima eksportuju podaci o sintetizovanom kolu? Potpuno projektovanje po narudžbini Pitanja za proveru znanja: Hvala na pažnji 67